基于FPGA的数字复接分接接口设计

本论文主要利用FPGA完成四路同步数据流的复接与分接过程，四路低速数据流通过外围电路进入FPGA芯片，在FPGA芯片内部首先将这几组信号通过定时单元、调整单元和复接单元将其变为一路串行高速数据流，在数字分接部分将这一路高速数据流通过同步单元、定时单元、分接单元和恢复单元将恢复出输入的低速数据流。从而实现数字复接分接接口功能。
该设计过程采用TOP-DOWN（自顶向下）的设计方法，系统顶层设计包括子系统功能分配、内部功能模块的连接和对外的接口关系，采用原理图输入；下层设计主要描述模块内部的实际功能和具体实现形式，采用原理图和硬件描述语言（VHDL）混合输入；底层完成具体逻辑功能的描述，采用VHDL 语言输入。
本系统复接模块，帧同步模块，位同步模块，分接模块都利用Altera公司的Quartus II工具完成了该设计的行为仿真、布局布线仿真及时序仿真。仿真结果验证了输入输出的逻辑关系。

关键词：FPGA，VHDL，复接，分接，帧同步

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